点评：市场上不存在5K的阻值，最接近的是4.99K（精度1%），其次是5.1K（精度5%），其成本分别比精度为20%的4.7K高4倍和2倍。20%精度的电阻阻值只有1、1.5、2.2、3.3、4.7、6.8几个类别（含10的整数倍）；类似地，20%精度的电容也只有以上几种值，如果选了其它的值就必须使用更高的精度，成本就翻了几倍，却不能带来任何好处。
    现象二：面板上的指示灯选什么颜色呢？我觉得蓝色比较特别，就选它吧
    点评：其它红绿黄橙等颜色的不管大小（5MM以下）封装如何，都已成熟了几十年，价格一般都在5毛钱以下，而蓝色却是近三四年才发明的东西，技术成熟度和供货稳定度都较差，价格却要贵四五倍。目前蓝色指示灯只用在不能用其它颜色替代的场合，如显示视频信号等。
    现象三：这点逻辑用74XX的门电路搭也行，但太土，还是用CPLD吧，显得高档多了
    点评：74XX的门电路只几毛钱，而CPLD至少也得几十块，（GAL/PAL虽然只几块钱，但公司不推荐使用）。成本提高了N倍不说，还给生产、文档等工作增添数倍的工作。
    现象四：我们的系统要求这么高，包括MEM、CPU、FPGA等所有的芯片都要选最快的
    点评：在一个高速系统中并不是每一部分都工作在高速状态，而器件速度每提高一个等级，价格差不多要翻倍，另外还给信号完整性问题带来极大的负面影响。
    现象五：这板子的PCB设计要求不高，就用细一点的线，自动布吧
    点评：自动布线必然要占用更大的PCB面积，同时产生比手动布线多好多倍的过孔，在批量很大的产品中，PCB厂家降价所考虑的因素除了商务因素外，就是线宽和过孔数量，它们分别影响到PCB的成品率和钻头的消耗数量，节约了供应商的成本，也就给降价找到了理由。
    现象六：程序只要稳定就可以了，代码长一点，效率低一点不是关键
    点评：CPU的速度和存储器的空间都是用钱买来的，如果写代码时多花几天时间提高一下程序效率，那么从降低CPU主频和减少存储器容量所节约的成本绝对是划算的。CPLD/FPGA设计也类似。
    鸡毛蒜皮之二：低功耗设计
    现象一：我们这系统是220V供电，就不用在乎功耗问题了
    点评：低功耗设计并不仅仅是为了省电，更多的好处在于降低了电源模块及散热系统的成本、由于电流的减小也减少了电磁辐射和热噪声的干扰。随着设备温度的降低，器件寿命则相应延长（半导体器件的工作温度每提高10度，寿命则缩短一半）
    现象二：这些总线信号都用电阻拉一下，感觉放心些
    点评：信号需要上下拉的原因很多，但也不是个个都要拉。上下拉电阻拉一个单纯的输入信号，电流也就几十微安以下，但拉一个被驱动了的信号，其电流将达毫安级，现在的系统常常是地址数据各32位，可能还有244/245隔离后的总线及其它信号，都上拉的话，几瓦的功耗就耗在这些电阻上了（不要用8毛钱一度电的观念来对待这几瓦的功耗）。
    现象三：CPU和FPGA的这些不用的I/O口怎么处理呢？先让它空着吧，以后再说
    点评：不用的I/O口如果悬空的话，受外界的一点点干扰就可能成为反复振荡的输入信号了，而MOS器件的功耗基本取决于门电路的翻转次数。如果把它上拉的话，每个引脚也会有微安级的电流，所以最好的办法是设成输出（当然外面不能接其它有驱动的信号）
    现象四：这款FPGA还剩这么多门用不完，可尽情发挥吧
    点评：FGPA的功耗与被使用的触发器数量及其翻转次数成正比，所以同一型号的FPGA在不同电路不同时刻的功耗可能相差100倍。尽量减少高速翻转的触发器数量是降低FPGA功耗的根本方法。
    现象五：这些小芯片的功耗都很低，不用考虑
    点评：对于内部不太复杂的芯片功耗是很难确定的，它主要由引脚上的电流确定，一个ABT16244，没有负载的话耗电大概不到1毫安，但它的指标是每个脚可驱动60毫安的负载（如匹配几十欧姆的电阻），即满负荷的功耗最大可达60*16=960mA，当然只是电源电流这么大，热量都落到负载身上了。
    现象六：存储器有这么多控制信号，我这块板子只需要用OE和WE信号就可以了，片选就接地吧，这样读操作时数据出来得快多了。
    点评：大部分存储器的功耗在片选有效时（不论OE和WE如何）将比片选无效时大100倍以上，所以应尽可能使用CS来控制芯片，并且在满足其它要求的情况下尽可能缩短片选脉冲的宽度。
    现象七：这些信号怎么都有过冲啊？只要匹配得好，就可消除了
    点评：除了少数特定信号外（如100BASE-T、CML），都是有过冲的，只要不是很大，并不一定都需要匹配，即使匹配也并非要匹配得最好。象TTL的输出阻抗不到50欧姆，有的甚至20欧姆，如果也用这么大的匹配电阻的话，那电流就非常大了，功耗是无法接受的，另外信号幅度也将小得不能用，再说一般信号在输出高电平和输出低电平时的输出阻抗并不相同，也没办法做到完全匹配。所以对TTL、LVDS、422等信号的匹配只要做到过冲可以接受即可。
    现象八：降低功耗都是硬件人员的事，与软件没关系
    点评：硬件只是搭个舞台，唱戏的却是软件，总线上几乎每一个芯片的访问、每一个信号的翻转差不多都由软件控制的，如果软件能减少外存的访问次数（多使用寄存器变量、多使用内部CACHE等）、及时响应中断（中断往往是低电平有效并带有上拉电阻）及其它争对具体单板的特定措施都将对降低功耗作出很大的贡献。
鸡毛蒜皮之三：系统效率
    现象一：这主频100M的CPU只能处理70%，换200M主频的就没事了
    点评：系统的处理能力牵涉到多种多样的因素，在通信业务中其瓶颈一般都在存储器上，CPU再快，外部访问快不起来也是徒劳。
    现象二：CPU用大一点的CACHE，就应该快了
    点评：CACHE的增大，并不一定就导致系统性能的提高，在某些情况下关闭CACHE反而比使用CACHE还快。原因是搬到CACHE中的数据必须得到多次重复使用才会提高系统效率。所以在通信系统中一般只打开指令CACHE，数据CACHE即使打开也只局限在部分存储空间，如堆栈部分。同时也要求程序设计要兼顾CACHE的容量及块大小，这涉及到关键代码循环体的长度及跳转范围，如果一个循环刚好比CACHE大那么一点点，又在反复循环的话，那就惨了。
    现象三：这么多任务到底是用中断还是用查询呢？还是中断快些吧
    点评：中断的实时性强，但不一定快。如果中断任务特别多的话，这个没退出来，后面又接踵而至，一会儿系统就将崩溃了。如果任务数量多但很频繁的话，CPU的很大精力都用在进出中断的开销上，系统效率极为低下，如果改用查询方式反而可极大提高效率，但查询有时不能满足实时性要求，所以最好的办法是在中断中查询，即进一次中断就把积累的所有任务都处理完再退出。
    现象四：存储器接口的时序都是厂家默认的配置，不用修改的
    点评：BSP对存储器接口设置的默认值都是按最保守的参数设置的，在实际应用中应结合总线工作频率和等待周期等参数进行合理调配。有时把频率降低反而可提高效率，如RAM的存取周期是70ns，总线频率为40M时，设3个周期的存取时间，即75ns即可；若总线频率为50M时，必须设为4个周期，实际存取时间却放慢到了80ns。
    现象五：一个CPU处理不过来，就用两个分布处理，处理能力可提高一倍
    点评：对于搬砖头来说，两个人应该比一个人的效率高一倍；对于作画来说，多一个人只能帮倒忙。使用几个CPU需对业务有较多的了解后才能确定，尽量减少两个CPU间协调的代价，使1+1尽可能接近2，千万别小于1。
    现象六：这个CPU带有DMA模块，用它来搬数据肯定快
    点评：真正的DMA是由硬件抢占总线后同时启动两端设备，在一个周期内这边读，那边些。但很多嵌入CPU内的DMA只是模拟而已，启动每一次DMA之前要做不少准备工作（设起始地址和长度等），在传输时往往是先读到芯片内暂存，然后再写出去，即搬一次数据需两个时钟周期，比软件来搬要快一些（不需要取指令，没有循环跳转等额外工作），但如果一次只搬几个字节，还要做一堆准备工作，一般还涉及函数调用，效率并不高。所以这种DMA只对大数据块才适用。
鸡毛蒜皮之四：信号完整性

现象一：这些信号都经过仿真了，绝对没问题
    点评：仿真模型不可能与实物一模一样，连不同批次加工的实物都有差别，就更别说模型了。再说实际情况千差万别，仿真也不可能穷举所有可能，尤其是串扰。曾经有一教训是某单板只有特定长度的包极易丢包，最后的原因是长度域的值是0xFF，当这个数据出现在总线上时，干扰了相邻的WE信号，导致写不进RAM。其它数据也会对WE产生干扰，但干扰在可接受的范围内，可是当8位总线同时由0边1时，附近的信号就招架不住了。结论是仿真结果仅供参考，还应留有足够的余量。
    现象二：100M的数据总线应该算高频信号，至于这个时钟信号频率才8K，问题不大
    点评：数据总线的值一般是由控制信号或时钟信号的某个边沿来采样的，只要争对这个边沿保持足够的建立时间和保持时间即可，此范围之外有干扰也罢过冲也罢都不会有多大影响（当然过冲最好不要超过芯片所能承受的最大电压值），但时钟信号不管频率多低（其实频谱范围是很宽的），它的边沿才是关键的，必须保证其单调性，并且跳变时间需在一定范围内。
    现象三：既然是数字信号，边沿当然是越陡越好
    点评：边沿越陡，其频谱范围就越宽，高频部分的能量就越大；频率越高的信号就越容易辐射（如微波电台可做成手机，而长波电台很多国家都做不出来），也就越容易干扰别的信号，而自身在导线上的传输质量却变得越差，因此能用低速芯片的尽量使用低速芯片，。

现象四：为保证干净的电源，去偶电容是多多益善
点评：总的来说去偶电容越多电源当然会更平稳，但太多了也有不利因素：浪费成本、布线困难、上电冲击电流太大等。去偶电容的设计关键是要选对容量并且放对地方，一般的芯片手册都有争对去偶电容的设计参考，最好按手册去做。
    现象五：信号匹配真麻烦，如何才能匹配好呢？
    点评：总的原则是当信号在导线上的传输时间超过其跳变时间时，信号的反射问题才显得重要。信号产生反射的原因是线路阻抗的不均匀造成的，匹配的目的就是为了使驱动端、负载端及传输线的阻抗变得接近，但能否匹配得好，与信号线在PCB上的拓扑结构也有很大关系，传输线上的一条分支、一个过孔、一个拐角、一个接插件、不同位置与地线距离的改变等都将使阻抗产生变化，而且这些因素将使反射波形变得异常复杂，很难匹配，因此高速信号仅使用点到点的方式，尽可能地减少过孔、拐角等问题。

鸡毛蒜皮之五：可靠性设计

现象一：这块单板已小批量生产了，经过长时间测试没发现任何问题
    点评：硬件设计和芯片应用必须符合相关规范，尤其是芯片手册中提到的所有参数（耐压、I/O电平范围、电流、时序、温度PCB布线、电源质量等），不能光靠试验来验证。公司有不少产品都有过惨痛的教训，产品卖了一两年，IC厂家换了个生产线，咱们的板子就不转了，原因就是人家的芯片参数发生了点变化，但并没有超出手册的范围。如果你以手册为准，那他怎么变化都不怕，如果参数变得超出手册范围了还可找他索赔（假如这时你的板子还能转，那你的可靠性就更牛了）。
    现象二：这部分电路只要要求软件这样设计就不会有问题
    点评：硬件上很多电气特性直接受软件控制，但软件是经常发生意外的，程序跑飞了之后无法预料会有什么操作。设计者应确保不论软件做什么样的操作硬件都不应在短时间内发生永久性损坏。
    现象三：用户操作错误发生问题就不能怪我了
    点评：要求用户严格按手册操作是没错的，但用户是人，就有犯错的时候，不能说碰错一个键就死机，插错一个插头就烧板子。所以对用户可能犯的各种错误必须加以保护。

现象四：这板子坏的原因是对端的板子出问题了，也不是我的责任

点评：对于各种对外的硬件接口应有足够的兼容性，不能因为对方信号不正常，你就歇着了。它不正常只应影响到与其有关的那部分功能，而其它功能应能正常工作，不应彻底罢工，甚至永久损坏，而且一旦接口恢复，你也应立即恢复正常。

 

胶片尺寸收缩原因分析

今日电路板对尺寸稳定性要求须达到每24IN变化不超过1MIL的精度，甚至每30IN不超过0．5MIL为标准，因此，线路版厂在温湿度控制方面就必须严格控制，特别每逢冬天，谁都有胶片收缩方面的烦恼，导致胶片频频更换，甚至内层板报废严重！作为流程工程师，在控制好环境湿度的同时，可以注意以下几个方面的原因，对于不能改善的项目，可以抓住它的收缩规律，在CAM时给予补偿！
1，胶片在光绘前没有经过预置
    由于胶片制造时无法预先控制胶片中的湿度与每个生产车间的湿度一致，因此使用之前应先使其与工作环境达到平衡的状况。建议预置时间为12小时，预置时必须打开胶片的内包装，使其与外界的空气充分接触。
2，冲片过程中烘干不足
    在冲片过程中，底片因吸收水份而达到100%相对湿度而膨胀，当底片烘干时失去水份则开始收缩。在较为温和的烘干状况下例如吊干底片，当底片恢复室内原有的湿度时会发现底片较原有尺寸缩小，但如底片在冲片机经过高温底湿烘干后，在室内吸收水份而达到平衡状态，其尺寸则会较原有的尺寸膨大。
    *烘干不足底片会收缩。
    *过度烘干底片会膨胀。
    改善：调整烘干温度为：40-50℃
2，湿度计的准确性
    通常量温度并非难事，但湿度的度量较为困难，只要是市面上很多湿度测量计不是很精确，很容易造成误导。
    不宜采用的湿度计：
    以下两种工业上最常见的湿度计均不符合控制RH3%的要求：
    *毛发湿度计虽普遍而价廉但十分的不精确。
    *干湿球湿度计之误差常达7%以上均不够精密。
    改善：使用电子感应式较为适合！！
3，贴胶片保护膜
    胶片在贴保护膜时，由于内应力的作用，在贴膜方向会有10UM的收缩，如果可以，只能在CAM时加补偿。
4，全自动曝光机器属于强力抽真空并且相对处于独立环境（高温低湿），通常会造成收缩。
改善：
    可以将一个温湿度计放在机器内，测量与外界的偏差，根据这个偏差值和胶片的膨胀系数算出收缩的量，在CAM时给予补偿！
5，工作环境的一致性
    在胶片的使用过程中，难免会发生胶片存放转移的情况，例如：从暗房把胶片送到内层/图转/绿油等车间，我们必须确保这四个不同地方的温湿度的一致性！
    改善：为避免温湿度计方面的误差，可以用同一个温湿度计轮流测几个不同车间的温湿度，观察是否一致，否则应给予调整！

 

EDA供应商力推不同的电流源建模技术

最近，EDA业界的好消息是Cadence设计系统公司、Magma设计自动化公司和新思公司都同意采用电流源模型以确保深亚微米设计的时序精确度。坏消息是这三家供应商正在支持两种竞争的方法。
    Magma公司宣布支持Cadence公司的高效电流源模型(ECSM)，该模型是基于新思公司开放源码Liberty库格式的扩展。ECSM已经投入使用多年，其值得夸耀的地方是支持第三方设计库，并实现了100多个出带。与此同时，新思公司在前不久的新思互操作性论坛上发布了新的复合电流源(CCS)建模技术。
    目前，Cadence和Magma的延时计算器支持ECSM，而广为使用的新思PrimeTime时序分析器支持CCS，因此许多设计环境将不得不使用两种不兼容的时序模型。这并不是什么新闻，因为新思一直在推动它的可扩展多项延时模型(SPDM)成为Liberty内的下一代时序模型。
    但事情不应该是这样的，Cadence公司数字IC行销副总裁Eric Filseth表示。
   “我相信，新思肯定会发展SPDM并转向一种电流源方法。”Filseth说，“我希望他们采用ECSM。对EDA业界来说，如果新思提出一种相似技术并用一种专有数据格式来实现它，那就太糟糕了。”
    但新思表示，CCS是更先进、更精确的解决方案。新思公司战略联盟总监Kevin Kranen坚持说，CCS将作为Liberty标准的一部分“完全开放”。所有对它感兴趣的团体都可以获得相关的支持文档。
    另一方面，ECSM是由Cadence拥有的。虽然ECSM模型的实际实现方案是专有的，但Cadence已经将该格式提供给Magma和新思。“我们正在寻找一条更正式的途径来完全开放它。”Filseth表示，“我们希望ECSM成为一个工业标准。”
    所有各方至少都同意这样一个观点：电流源建模比过去使用的基于电压的方法更精确。
    “我们从进行90nm设计的用户得到反馈：基于电流的建模和时延是未来的发展方向。”新思公司产品高级行销总监Rajiv Maheshwary表示。他指出，基于电流的方法能够更精确地处理长距离互连、电压缩小和IR下降。
    “SPDM将为你提供一个延时数字，但你能从电流源模型获得波形，这是一种更精确的为互连时延建模的方法。”Magma公司分析与签字确认部总经理Premal Buch表示。
    Magma之所以支持ECSM是因为Silicon Metrics公司在2003年被Magma公司收购之前已经与Cadence就ECSM展开合作。“EDA供应商们合力支持一种格式比每家公司拥有自已版本的电流源模型要更有意义，”Buch指出。
    但显然，这是很难实现的。新思公司相信CCS比ECSM好，Maheshwary表示，因为CCS提供了更完整的接收器建模技术。
    如果ECSM不足以实现接收器建模，这对Cadence公司的Filseth来说将是一个新闻。“我还没有听任何人说过类似的事情，”他说。
    Maheshwary还指出，CCS能提供在Hspice 2%之内的精度，它提供了一种可伸缩的方法学，能支持65nm的统计设计。
    CCS将包含在Liberty 2004.12版本中。该版本还提供对PrimeTime和Library Compiler工具的支持，并将在2005年内提供对Physical Compiler、Astro和Star-MTB特征化工具的支持。
    另外，新思公司也承认Cadence和Magma的观点，即SPDM格式的特征化非常复杂。但它不会完全退出市场，Meheshwary表示。“SPDM可以在宽广范围的温度和电压下为延时和功耗建模。”他说，“那些拥有功耗SPDM库的用户将继续使用它们

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